分享LLC_DC增益設計（離散微積分）

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 LLC電路DC特性修正方程探討-電源網  http://www.zen7ken3.com/bbs/2449603.html

在上述帖子中采用多段正弦波拼接夠成LLC波形，由于包含超越方程沒能得出解析解所以整個運算下來速度并不快。這里還有一個采用解離散微積分的方法，限于水平結果還不夠精準，方法先分享出來以后再做改進。

LLC_DC增益Rev01.rar（Mathcad文件）

LLC_DC增益Rev02.rar（Mathcad文件，修正了表達式）

LLC_DC增益Rev03.rar  (修正穿越頻率處增益不為1的問題，輸出增加低通濾波器)

相同參數下與PSIM仿真軟件對比如下：

                                     圖1 PSIM與Mathcad對比

                                       圖2 實測、FHA法與Mathcad對比

看下面的輸出電壓的時域波形

                          圖3 輸出電壓時域波形

同PSIM軟件相似如果點太多會出現內存不足的錯誤，可以采用縮短掃頻范圍再拼接的方式解決。

下面的是輕載和重載分別在不同設計參數下的曲線波形（頻率范圍80kHz~300kHz）：

                                         圖4  Lr=48uH ，k=5

                                        圖5  Lr=80uH ，K=9

修正了版本Rev01的表達式，結果跟PSIM的仿真結果幾乎一致了。

                                           圖6 修正后的PSIM與Mathcad對比

采用離散微積分算法可以解決很多問題而不需要專門的方程，這大概也是很多仿真軟件所采用的算法，缺點就是耗時久只能借助電腦運算（不能總結方程）只有果不知因。

同PSIM仿真軟件對比這里用Mathcad寫的表達式運算速度更快（相同掃頻參數），更靈活，更容易得到想要的任何結論。不足是運算的最多點數（內存報錯）好像不如PSIM。

嘗試環路掃頻功能，方法是模擬一個VCO（壓控振蕩器）在其控制端疊加一個小正弦波擾動，測量輸出電壓的增幅及相位延遲，逐次改變擾動信號頻率后可獲得一組掃頻信號（既bode圖）。

                        圖7-1輸出信號與輸入擾動信號間的增益及相位延遲

相位延遲的計算公式為△t/T*180。

下面的手動測量的工作點分別為100kHz及160kHz時的bode圖（諧振頻率135kHz）

                               圖7-2 100kHz及160kHz時的bode圖及時域波形

更新至版本03，修正了頻率表達式前后不一致問題，解決諧振頻率（fr）處增益不等于一的問題。

                                         圖8 頻率表達式修正

重新修正了版本03，解決穿越頻率處增益不為1的問題，為輸出增加一個低通濾波器，修改了變電容公式。

增加低通濾波器后的效果如下：

                              圖9-1 低通濾波效果

上圖紅色為原輸出電壓，藍色為濾波后的效果。

增加低通濾波器后得到的增益曲線效果更好，不過也損失了部分內存。

                                圖9-2 等Q值增益曲線

上圖為負載從25W變到2500W時的掃頻增益曲線，是分5次掃頻每次掃60個點，主要是受內存不足所限否則可以一次掃完。一次掃頻的時間大約11秒，相同條件下PSIM掃一次要幾分鐘（電腦配置較低）。

利用這種離散微積分算法可以對LLC電路實現基于“仿真”級的圖解設計。

第一步給定設計指標

第二步設置反射電壓Vor和諧振頻率fr

諧振頻率越高電源的體積越小，還要綜合考慮性價比等問題這里暫定fr=135kHz。

LLC電路的反射電壓同硬開關電路相似決定了電路的工作模式、匝比等。在開關頻率fs<fr區間峰值電流大，在開關頻率fs>fr區間關斷損耗大，反射電壓可以用來平衡兩端的損耗。損耗分析比較麻煩，這里暫定反射電壓為Vor=200V。

在版本Rev03中是由最小增益求反射電壓的，公式為Vinmax*Gmin=Vor，這里變換成由反射電壓推其它參數。

第三步設計諧振電感及電感比值k

先看一下Lr、k變化對增益曲線影響的規律：

                                圖10-3-1 k=5 選取不同Lr時的增益圖

                                    圖10-3-2 Lr=48uH不同k時的增益圖

從上面兩張圖可以總結出Lr增大Qmax右移、變小，k增大Qmax左移、變小。利用這個規律就可以將Qmax頂點調到任意位置。

再看下面的圖

                      圖10-3-3 臨界等Q增益曲線與FHA 對比

上圖由fmin、fmax、Gmin、Gmax四條線構成的矩形為LLC電路的工作區間，在此區間內要保證增益曲線的單調性否則會有正反饋的情況導致電路失控。因而增益曲線的拐點不能落在矩形框內。上圖將Qmax設計的比較臨界并在相同參數下同FHA法做對比，在2樓也有跟實測對比過，結果是仿真和實測比較接近而FHA法偏差較大，因此采用FHA法設計得到的Qmax是偏大的，帶來的影響是峰值電流偏大。

下圖是Qmax頂點落在矩形框內同時Qmax偏大的電流波形：

                                 圖10-3-4 容性區Mathcad同Saber電流對比

實際應用不能按剛好達到臨界狀態來設計應留一定的余量，效率的問題在計算時已考慮再增加一個過載考慮，這里暫定可以過載10%既功率按250*1.1=275W來設計。

下圖對比的是按過載臨界設計到實際滿載的增益曲線對比

                                  圖10-3-5 過載設計與實際滿載

上述LLC參數如下：

第四步參數驗證

這時可以把輕載曲線一并放上去

                             圖10-4-1 滿載、輕載增益曲線

空載時輸出需要較長的時間穩定因而這里將輕載設置為20W，一般高壓、輕載時需要很高的開關頻率來降壓通常芯片會采用跳周期或者調占空比等方式來解決。

如果輸出功率恒定又想充分利用芯片的頻率范圍時可以改變諧振頻率對電路參數進行重新設計，效果如下：

                        圖10-4-2  恒功設計諧振頻率160kHz

另外需要驗證是否滿足全程ZVS

                                 圖10-4-3 滿足ZVS條件ILm>Ip

查看波形時取最低頻率、諧振頻率、最高頻率三個比較有代表性的點即可，上圖可見輸入為高壓時（fs>fr）容易出現非ZVS的情況。當出現非ZVS時可以略調死區時間，如果不能增大死區時間就需要重新設計參數（提高Qmax）。

第五步器件選型

                                    圖10-5-1 諧振腔電流電壓波形

上圖可見低壓滿載時諧振腔的應力最大，因為波形已經有了所以直接讀取就可以。

最大峰值電流Ipkd≈7A，諧振電容最大壓差Vcr≈450V ,Mos管Vds=Uin_max=450V。